افزایش تقاضا برای سیستم های قابل حمل، منجر به توجه ویژه صنعت الکترونیک به مصرف توان به عنوان معیاری مهم شده است. جمع کنندهها از عناصر مهم در بسیاری از سیستمهای دیجیتال هستند. به همین سبب جمع کننده های گوناگون دیجیتال در عصر کنونی مطرح شده اند که هر یک دارای مزایا و معایب مشخصی هستند. در این پایان نامه، یک ساختار برای تمام جمع کنندههای پویا ارائه شده است. این ساختار توسط تکنیک NP-CMOS و دومینو و اصول منطق پویا طراحی شده است. ساختار ارائه شده در عین حال که دارای مصرف توان قابل قبولی میباشد، سرعت عملکرد مناسبی نیز دارد. به منظور مقایسه، این مدار از بین منابع متعدد موجود در زمینه طراحی مدار های تمام جمع کننده، با توجه به تعداد مراجعات در مقالات دیگر انتخاب شده و از نظر توان مصرفی، تاخیر وPDP با یکدیگر مقایسه شده اند. شبیه سازی مدارات موجود در این پایان نامه همگی در شرایط یکسان توسط نرم افزار HSPICE، با فناوری 180 نانومتر صورت گرفته است. نتایج شبیه سازی، برتری جمع کنندههای پیشنهادی را نسبت به دیگر مدل ها نشان میدهد.

واژه های کلیدی : تمام جمع کننده، PDP، منطق دومینو، منطق NP CMOS، منطق پویا

فصل اول

1–1- مقدمه:

با نگاهی به تاریخ الکترونیک، ملاحظه میشود یکی از دلایل اولیه پیشرفت تکنولوژی، نیاز آیندگان به استفاده از تکنولوژی های جدید و پیچیده تر میباشد. مدارهای دیجیتال[1] نیز به دلیل سادگی در طراحی، قابلیت پیاده سازی با تکنولوژی های ارزان و مصرف توان کمتر نسبت به مدارهای آنالوگ [2]مزیت دارند (Navi, Moaiyeri, & Mirzaee, 2009). به همین علت سعی شد، همگام با پیشرفت تکنولوژی، مصرف انرژی نیز در مدارات از جمله مدارات CMOS، بهبود یابد.

تقریباً هر یک از مدارهای دیجیتالی در زمینه عملکرد کلی یکسان عمل میکنند. اما ممکن است نحوه عملکرد داخلی هر یک با دیگری متفاوت باشد. بنابراین یکی از عوامل تاثیر گذار در عملکرد مدارها، نحوه طراحی مدار میباشد. با توجه به این که هر مدار از اجزای متنوعی ساخته شده است. یکی از اجزای مهم در برخی از مدارها که با اندک تغییراتی باعث تغییر در عملکرد مدار میشود، جمع کننده[3] میباشد (صدیقی, ولی زاده, & مهدی پور, 1393). مدار جمع کننده، یکی از بلوک های اساسی تشکیل دهنده سیستم های VLSI[4] زیادی نظیر میکروپروسسورها و پردازنده های مختلف میباشد (شریفی, 1389). از آنجا که ویژگی های بلوک های جمع کننده و دیگر بلوک ها تعیین کننده میزان عملکرد سیستم VLSI میباشد، هدف اصلی طراحان بهینه کردن این بلوک ها است. از جمله عواملی که باعث بهینه سازی بلوک های مربوطه میشود طراحی های جدید متناسب با پیشرفت تکنولوژی جدید میباشد.

در طراحی یک تمام جمع کننده[5]، یکی از اهداف اصلی رسیدن به سرعت بالا میباشد. و در کل دارای عملکرد مطلوبی باشد. طراحی یک تمام جمع کننده با ساختار ساده و مصرف توان محدود میتواند، در ساده کردن مدار های دیجیتالی نقش خوبی داشته باشد.معیار های مشخصی برای طراحی بهتر تمام جمع کننده وجود دارد. مهم ترین معیار همان کاربرد مدار است. از معیارهای دیگر میتوان به توان مصرفی کم[6]، سرعت بالا[7]و سادگی مدار نام برد، که خود این معیار ها را میتوان اجزایی از معیار کاربرد در نظر گرفت.

یکی از کاربرد های بسیار ضروری تمام جمع کننده ها در وسایل ارتباطی و محاسباتی شخصی است (مقدم, 1390). با توجه به این که امروزه این وسایل تقریباً قابل حمل و کاملاً در دسترس قرار گرفته اند، دغدغه اصلی افزایش طول عمر باطری و کاهش نیاز به شارژ مجدد است (R. Faghih Mirzaee, 2010) . افزایش عملکرد یک جمع کننده مستقیماً به پیشرفت عملکرد سیستم مربوط است. بنابراین بسیاری از محققان به دنبال روشهایی جهت کاهش مصرف توان میباشند. در الکترونیک استفاده از دو منطق پویا[8] و ایستا[9] نقش عمده ای را ایفا میکنند. مدار های منطقی پویا نیز مزایای مشخصی را نسبت به مدارهای منطقی ایستا عرضه میکنند.

مدارهای منطقی ایستا، پیاده سازی توابع منطقی را بر اساس رفتار ایستا یا همان حالت پایدار ساختارهای pMOS و nMOS امکان پذیر میسازند. به عبارت دیگر هر گیت ایستا، متناسب با ولتاژ ورودی اعمال شده پس از سپری شدن یک تاخیر[10]مشخص، خروجی خود را تولید میکند و مادامی که ولتاژ منبع تغدیه برقرار است، سطح خروجی خود را حفظ میکند (مظاهری & هرندی, 1392) (Mano, 1979). اما عملکرد تمامی گیت های منطقی پویا مبتنی بر ذخیره موقت بار در خازن های گره است. در نتیجه مدارهای منطقی پویا به سیگنال های متناوب کلاک[11]’[12] جهت کنترل تازه سازی بار الکتریکی نیاز دارند. و هم چنین نکته مهم دیگر این است که پیاده سازی منطق پویای توابع پیچیده به مساحت سیلیکونی[13] کوچکتری نسبت به پیاده سازی منطق ایستا نیاز دارد. و از آنجایی که توان مصرفی با ظرفیت خازن های پارازیتی افزایش مییابد، مدارهای پویا در بسیاری حالات به خاطر داشتن مساحت کوچکتر، توان کمتری را در مقایسه با مدارهای ایستا مصرف میکنند (مظاهری & هرندی, 1392).اما منطق پویا علاوه بر داشتن مزیت های بیان شده، معایبی نیز دارد، از جمله این که طبقات منطقی پویای CMOS را که به وسیله کلاک تک فاز درایو میشوند نمیتوان در شکل ساده خود به طور متوالی بست. این مشکل را میتوان به وسیله راه حل های خوب و توسعه تکنیک های مناسب ازجمله منطق دومینو[14]و NP-COMS[15] و... رفع نمود. با استفاده از منطق پویا بجای منطق ایستا میتوان به نحو مشخصی تعداد ترانزیستورهای[16] بکار رفته برای تحقق هر تابع منطقی پیچیده ای را کاهش داد (صاحب الزمانی, فتحی, & صفایی, 1387).

هدف از این پایان نامه بررسی مدارهای منطقی پویا در سلول تمام جمع کننده و ارائه ساختاری پیشنهادی و نیز ارائه چند مدار پیشنهادی میباشد.

در این راستا، ضمن بررسی جمع کننده های ارائه شده، جمع کننده های دیگری نیز مورد بررسی قرار گرفته اند، که تمامی آنها به با استفاده از نرم افزار HSPICE، شبیه سازی شده اند. در ادامه ساختار پایان نامه به صورت زیر است:

فصل دوم به مفاهیم و پارامتر های بکار رفته در طراحی مدار پرداخته است. در فصل سوم چند منطق طراحی مدارهای دیجیتال بیان شده است. و از بین منابع متعدد در زمینه طراحی مدارهای تمام جمع کننده پویا تعدادی از آنها به منظور مقایسه انتخاب شده اند. در فصل چهارم ساختار پیشنهادی ارائه و چند مدار تمام جمع کننده ارائه شده است، در ادامه این فصل تمامی تمام جمع کننده های مطرح در این پایان نامه در شرایط یکسان توسط نرم افراز HSPICE شبیه سازی و مورد مقایسه قرار گرفته اند. و در نهایت فصل پنجم به نتیجه گیری پرداخته است.

فصل دوم

جمع کننده دیجیتال

2-1- مقدمه:

دراین فصل به اهمیت تمام جمع کننده ها در طراحی مدارات دیجیتال و تاثیر آن پرداخته خواهد شد و انواع ساختار جمع دیجیتال نظیر نیم جمع کننده و تمام جمع کننده معرفی و پارامترهای مهم در طراحی این مدارات بیان میشوند.

2-2- اهمیت جمع کننده:

جمع کنندهها، در وسایل دیجیتالی بسیاری کاربرد دارند. و عنصر اساسی در بسیاری از مدارهای محاسباتی محسوب میشوند (Foroutan, Navi, & Haghparast, 2008). امروزه با افزایش فراگیر استفاده از وسایل الکترونیکی؛ نیاز به جمع کنندهها، نیز افزایش پیدا کرده است. هرچه جمع کنندهها ویژگی های کیفی بهتری داشته باشند؛ تاثیر مستقیم آن در دستگاه مورد استفاده مشهود بوده و درنتیجه آن دستگاه با اقبال عمومی روبرو خواهد شد (J.Wang, 1994). به همین دلیل ارائه ساختارهای جدید برای این مدار مورد توجه طراحان مدارمجتمع قرار گرفته است. هدف اصلی در طراحی جمع کننده دیجیتال افزایش سرعت و کاهش توان مصرفی میباشد.

2-3- ساختار جمع کننده دیجیتال:

کامپیوترهای دیجیتال کارهای پردازش اطلاعات مختلفی را انجام میدهند (Mano, 1979). از کارهای پرکاربرد آنها میتوان به عملیات ریاضی اشاره کرد. پایهای ترین عمل ریاضی جمع دو عدد دودویی است. این جمع ساده از چهار عمل مطابق معادله (2-1) تشکیل میشود. سه عمل اول حاصل جمع، یک عدد ایجاد میکنند. اما عمل سوم حاصل جمع، عددی دو رقمی است. با ارزش ترین حاصل این جمع را رقم نقلی [17]مینامند. زمانی که دو عدد چند بیتی را با هم جمع کنیم، رقم نقلی حاصل از جمع دو بیت باید با رقمهای با ارزش بالاتر جمع شود. مدار ترکیبی به کار رفته برای جمع دو بیت نیم جمع کننده[18] نام دارد. جمع کننده ای که سه بیت را با هم جمع میکند (دو بیت و رقم نقلی قبلی) تمام جمع کننده[19] نامیده میشود. جمع کننده دودویی یک مدار ترکیبی است که عملیات ریاضی جمع را روی اعداد دودویی انجام میدهد. اتصال متوالی n تمام جمع کننده کامل یک جمع کننده دودویی برای دو عدد n بیتی به دست میدهد.

معادله(2-1) 0=0+0 ، 1=0+1 ، 1=1+0 ، 10=1+1

2-31- جمع کننده

عمل جمع یکی از چهار عمل اصلی در مدارات دیجیتال است. در مدارات منطقی عمل جمع به دو صورت تمام جمع کننده و نیم جمع کننده انجام میگیرد.

2-3-1-1- نیم جمع کننده

همان گونه که گفته شد یک نیم جمع کننده تک بیتی، جمع بین دو بیت را انجام میدهد. این مدار دارای دو ورودی دودویی و دو خروجی دودویی دارد. متغییرهای ورودی عملوند[20]ها هستند که آنها را و در نظر میگیریم، متغییرهای خروجی نیز حاصل جمع و رقم نقلی هستند، که آنها را رقم جمع و یک رقم نقلی یا یا Carry مینامیم. که میتوان عبارت منطقی بیت را بصورت معادله (2-2)و عبارت منطقی بیت را بصورت معادله (2-3) نشان داد. این عبارت تنها زمانی یک است که هر دو ورودی یک باشد. جدول درستی برای نیم جمع کننده در جدول 2-1و مدار آن در شکل2-1 نشان داده شده است.

شکل2- 1. مدار نیم جمع کننده

جدول2- 1. جدول درستی نیم جمع کنند

A_i	B_i	S
0	0	0	0
0	1	1	0
1	0	1	0
1	1	0	1

2-3-1-2- تمام جمعکننده:

یکجمعکنندهکاملمداریترکیبیاستکهجمعحسابیسهبیترا انجاممیدهد.این مداردارایسهورودیودوخروجیاست.دومتغیرورودیکهبا و نشان دادهشدهاند، دوبیتی هستند که باید با هم جمع شوند.ورودیسوم رقم نقلی طبقه قبلی است که با نشان داده میشود. از حاصل جمع آنها یک رقم جمع و یک رقم نقلی بدست میآید. عبارت منطقی بیت را بصورت معادله (2-3) و عبارت منطقی بیت را بصورت معادله (2-4)نشان داده شده است. بیتهای ورودی و خروجی مدار در مراحل مختلف مسئله مقادیر متفاوتی دارند. از لحاظ فزیکی سیگنال های دودویی ورودی، رقم های دودویی در نظر گرفته میشوند که قرار است، جمع شوند و حاصل جمع دو رقم خروجی را ایجاد کنند. این مقادیر دودویی متغییرهای توابع بولی بیان شده اند که در جدول درستی برای نیم جمع کننده در جدول 2-2 نشان داده شده است. نمودار منطقی تمام جمع کننده به صورت شکل2-2 نشان داده شده است. این مدار از دو نیم جمع کننده و یک OR ساخته شده است.

جدول2- 2. جدول درستی تمام جمع کننده

	S		Ci	Bi	Ai
0		0		0	0	0
0		1		1	0	0
0		1		0	1	0
1		0		1	1	0
0		1		0	0	1
1		0		1	0	1
1		0		0	1	1
1		1		1	1	1

شکل2- 2. مدار تمام جمع کننده

2-3-2- جمع کننده دودویی:

جمع کننده دودویی یک مدار دیجیتال است که جمع ریاضی دو عدد دودویی را انجام میدهد. این مدار را میتوان به صورت اتصال متوالی چند تمام جمع کننده ساخت و رقم نقلی هر یک را به ورودی رقم نقلی جمع کننده کامل بعدی داد (Mano, 1979). شکل 3-2 اتصال چهار تمام جمع کننده برای ایجاد یک جمع چهار بیتی را نشان میدهد. بیتهای A و B با زیر نویسهای عددی از راست به چپ نشان داده شده اند، رقم های نقلی زنجیروار در تمام جمع کنندهها منتقل میشوند. رقم نقلی ورودی جمع کننده است و به ترتیب به رقم نقلی خروجی منتقل میشود. خروجیهای S بیتهای حاصل جمع را تشکیل میدهند. یک جمع کننده n بیتی به n تمام جمع کننده نیاز دارد و رقم نقلی خروجی باید به رقم نقلی ورودی جمع کننده کامل بعدی وصل شود. (مظاهری & هرندی, 1392)

شکل2- 3. اتصال چهار تمام جمع کننده برای ایجاد یک جمع چهار بیتی

2-3-3- انتشار رقم نقلی:

جمع موازی دو عدد مستلزم آن است که دو بیت ورودی به طور همزمان برای محاسبه موجود باشند (Mano, 1979). همانند هر مدار ترکیبی دیگری سیگنال باید از طریق دروازهها انتشار یابد و به خروجی برسد، تا در خروجی حاصل جمع معتبری وجود داشته باشد. کل زمان انتشار برابر حاصل ضرب انتشار یک دروازه نوعی و تعداد سطوح دروازهای مدار است. طولانی ترین تاخیر در جمع کننده، زمان انتشار رقم های نقلی در جمع کنندهها است (صاحب الزمانی, فتحی, & صفایی, 1387). دلیل آن این نکته است که هر بیت حاصل جمع خروجی به مقدار رقم نقلی ورودی بستگی دارد، خروجی را شکل 3-2 را در نظر میگیریم. ورودی های و به محض اعمال سیگنالهای ورودی به جمع کننده در دسترس هستند. ولی ورودی رقم نقلی تا زمانی که از طبقههای قبلی به مقدار ماندگار خود نرسده باشد، مقدار معتبری ندارد. و باید همانند منتظر بماند و به همین ترتیب تا . پس تنها پس از انتشار رقم رقم نقلی در تمام طبقات و مقدار درست نهایی خود را پیدا میکنند.

[1]Digital

[2] Analog

[3] Adder

[4] Very Large Scale Integration

[5] Full Adder

[6] Low Power

[7] High Speed

[8] Dynamic

[9] Static

[10]Delay

[11] ساعت

[12] Clock

[13] Silicon

[14] Domino Logic

[15] CMOS NORA Logic

[16]Transistor

[17] Carry

[18]Half Adder

[19]Full Adder

[20]Operand

برای خرید و دانلود اینجا کلیک کنید

تحلیل و طراحی یک جمع کننده دانلود پایان نامه word

زینب جمعه 24 شهریور 1396 ساعت 04:46

فور کیا

فور کیا

تحلیل و طراحی یک تمام جمع کننده بهبود یافتهWORD94

1–1- مقدمه:

فصل دوم

جمع کننده دیجیتال

2-1- مقدمه:

2-2- اهمیت جمع کننده:

2-3- ساختار جمع کننده دیجیتال:

2-31- جمع کننده

2-3-1-1- نیم جمع کننده

2-3-1-2- تمام جمعکننده:

2-3-2- جمع کننده دودویی:

2-3-3- انتشار رقم نقلی:

فور کیا

روزانه‌ها

پیوندها

ابر برجسب

جدیدترین یادداشت‌ها

بایگانی

جستجو

تحلیل و طراحی یک تمام جمع کننده بهبود یافتهWORD94

1–1- مقدمه:

فصل دوم

جمع کننده دیجیتال

2-1- مقدمه:

2-2- اهمیت جمع کننده:

2-3- ساختار جمع کننده دیجیتال:

2-31- جمع کننده

2-3-1-1- نیم جمع کننده

2-3-1-2- تمام جمعکننده:

2-3-2- جمع کننده دودویی:

2-3-3- انتشار رقم نقلی: