تحلیل و طراحی یک تمام جمع کننده بهبود یافتهWORD94

فهرست مطالب

عنوان صفحه

چکیده1

فصل اولمقدمه. 2

1–1- مقدمه:3

1-2- بیان مسئله. 5

فصل دومجمع کننده دیجیتال. 7

2-1- مقدمه:8

2-2- اهمیت جمع کننده:8

2-3- ساختار جمع کننده دیجیتال:8

2-3-1- جمع کننده9

2-3-1-1- نیم جمع کننده9

2-3-1-2- تمام جمعکننده:10

2-3-2- جمع کننده دودویی:12

2-3-3- انتشار رقم نقلی:13

2-4- پارامتر های طراحی:14

2-4-1- توان مصرفی. 14

2-4-1-2- توان دینامیکی :14

2-4-1-3- جریان ناشی از مسیر مستقیم هنگام تغییر وضعیت ترانزیستورها:15

2-4-1-3- توان استاتیکی :15

2-4-2- تاخیر انتشار. 15

2-4-3- PDP. 16

فصل سومروش های مطرح در طراحی تمام جمع کننده های دیجیتال. 17

3-1- مقدمه:18

3-2- منطق پویا و ایستا18

3-2-1- منطق CMOS پویا، منطق پیش شارژ-ارزیابی. 20

3-2-1-1- مدار پویای چند طبقه. 22

3-2-2- منطق دومینو CMOS. 23

3-2-2-1- سیکل زمانی منطق دومینو. 26

3-2-2-2- اشتراک بار. 28

3-2-3- منطق CMOS NORA(NP-CMOS)(منطق دومینوNP)33

3-3- بررسی تعدادی از مدارهای تمام جمع کننده تک بیتی. 36

3-3-1- مدارات مطرح تمام جمع کننده تک بیتی پویا:36

3-3-1-1- مدار تمام جمع کننده تک بیتی 17 ترانزیستوری NP. 37

3-3-1-2- مدار تمام جمع کننده تک بیتی 16 ترانزیستوری.. 38

3-3-1-3- مدار تمام جمع کننده تک بیتی 16 ترانزیستوری PN.. 39

3-3-1-4- مدار تمام جمع کننده تک بیتی 18 ترانزیستوری.. 40

3-3-1-5- مدار تمام جمع کننده تک بیتی 15 ترانزیستوری.. 41

3-3-2- مدارات مطرح تمام جمع کننده تک بیتی ایستا:42

3-3-2-1- مدار تمام جمع کننده C-CMOS. 42

3-3-2-2- تمام جمع کننده TGA:43

3-3-2-3- تمام جمع کننده TFA:44

3-3-2-4- تمام جمع کنندهCLP:45

فصل چهارمروش پیشنهادی. 46

4-1- مقدمه. 47

4-2- روش های بهبود مدار تمام جمع کننده47

4-2-1- استفاده از منطق پویا47

4-2-2- استفاده از مزایای اشتراک بار. 48

4-2-3- استفاده از مزایای دیگر به منظور بهبود49

4-2-4- ساختار تمام جمع کننده تک بیتی بهبود یافته. 50

4-2-4-1 تحلیل ساختار. 50

4-3- مدارات تمام جمع کننده پیشنهادی.. 52

4-3-1- مدار تمام جمع کننده پیشنهادی اول. 52

4-3-2- مدار تمام جمع کننده پیشنهادی دوم53

4-3-3- مدار تمام جمع کننده پیشنهادی سوم53

4-4- شبیه سازی.. 54

4-4-1- نتایج شبیه سازی.. 54

4-4-1-1-ارائه و مقایسه شکل موج های ورودی و خروجی. 55

4-4-1-2- مقایسه توان. 61

4-4-1-3- مقایسه تاخیر. 62

4-4-1-4- مقایسه PDP. 63

فصل پنچمنتیجه گیری. 64

5-1- نتیجه گیری:65

فهرست مراجع. 66

جدول2- 1. جدول درستی نیم جمع کنند. 10

جدول2- 2. جدول درستی تمام جمع کننده11

جدول4- 1. نتایج شبیه سازیها54

نمودار4- 1. مقایسه توان مصرفی تمامی مدارات مطرح. 61

نمودار4- 2. مقایسه توان مصرفی مدارات با ساختار پیشنهادی و بدون ساختار پیشنهادی.. 61

نمودار4- 3. مقایسه تاخیر تمامی مدارات مطرح. 62

نمودار4- 4. مقایسه تاخیر مدارات با ساختار پیشنهادی و بدون ساختار پیشنهادی.. 62

نمودار4- 5. مقایسه PDP مصرفی تمامی مدارات مطرح. 63

نمودار4- 6. مقایسه PDP مدارات با ساختار پیشنهادی و بدون ساختار پیشنهادی.. 63

شکل2- 1. مدار نیم جمع کننده10

شکل2- 2. مدار تمام جمع کننده12

شکل2- 3. اتصال چهار تمام جمع کننده برای ایجاد یک جمع چهار بیتی. 12

شکل3- 1. پیاده سازی گیت منطقی پویای CMOS و نمایش فازهای ارزیابی و پیش شارژ. 21

شکل3- 2. نمایش مشکل اتصال پشت سر هم در منطق CMOS پویا22

شکل3- 3. نمودار عمومی مداری منطق دومینوی CMOS. 23

شکل3- 4. گیت منطق دومینوی CMOS. 24

شکل3- 5. پیاده سازی الف)منطق CMSO ایستا ب) منطق دومینوی CMOS. 25

شکل3- 6. بازه های فعالیت منطق دومینو. 26

شکل3- 7. روند فعالیت منطق دومینو. 27

شکل3- 8. اتصال متوالی گیتهای منطقی CMOS ایستا با گیتهای CMOS منطق دومینو. 27

شکل3- 9. نشان دهنده اشتراک بار بین خازن خروجی و گره میانی. 28

شکل3- 10. (الف) مدار NAND چهار خروجی (ب) سیستم آب رسانی معادل آن. 30

شکل3- 11. ترانزیستور بالابر ضعیف pMOS در حلقه فیدبک که می­تواند V_Xرا مجبور به قرار گرفتن در ولتاژ V_DD کند تا از افت سطح ولتاژ خروجی به دلیل اشتراک بار پیشگیری کند.31

شکل3- 12. ترانزیستور بالابر ضعیف pMOS در بخشی از مدار. 32

شکل3- 13. منطق CMOS NORA.. 33

شکل3- 14. نحوه اثر گذاری سیگنال کلاک در منطق CMOS NORA.. 34

شکل3- 15. پیاده سازی تابع F=AB+C در منطق CMOS NORA.. 35

شکل3- 16. مدار تمام جمع کننده تک بیتی 17 ترانزیستوری NP. 37

شکل3- 17. مدار تمام جمع کننده تک بیتی 16 ترانزیستوری.. 38

شکل3- 18. مدار تمام جمع کننده تک بیتی 16 ترانزیستوری PN.. 39

شکل3- 19. مدار تمام جمع کننده تک بیتی 18 ترانزیستوری.. 40

شکل3- 20. مدار تمام جمع کننده تک بیتی 15 ترانزیستوری.. 41

شکل3- 21. مدار تمام جمع کننده 28 ترانزیستوریC-CMOS. 42

شکل3- 22. مدار تمام جمع کننده 20 ترانزیستوری TGA.. 43

شکل3- 23. مدار تمام جمع کنندهTFA.. 44

شکل3- 24. مدار تمام جمع کننده CPL. 45

شکل4- 1. منطق پویا47

شکل4- 2.مدار بهبود یافته اولیه. 48

شکل4- 3. مدار بهبود یافته ثانویه. 49

شکل4- 4. ساختار تمام جمع کننده تک بیتی بهبود یافته. 50

شکل4- 5. مدار تمام جمع کننده پیشنهادی اول. 52

شکل4- 6. مدار تمام جمع کننده پیشنهادی دوم53

شکل4- 7. مدار تمام جمع کننده پیشنهادی سومError! Bookmark not defined.

شکل4- 8 . شکل موج های تمام جمع کننده CCMOS. 55

شکل4- 9. شکل موج های تمام جمع کنندهCPL. 55

شکل4- 10. شکل موج های تمام جمع کنندهTFA.. 56

شکل4- 11. شکل موج های تمام جمع کنندهTGA.. 56

شکل4- 12. شکل موج های تمام جمع کننده17 ترانزیستوری NP. 56

شکل4- 13. شکل موج های تمام جمع کننده15 ترانزیستوری.. 57

شکل4- 14. شکل موج های تمام جمع کننده16 ترانزیستوری PN.. 57

شکل4- 15. شکل موج های تمام جمع کننده 18 ترانزیستوری.. 57

شکل4- 16. شکل موج های تمام جمع کننده 16 ترانزیستوری.. 58

شکل4- 17. شکل موج های تمام جمع کننده پیشنهادی اول. 58

شکل4- 18. شکل موج های تمام جمع کننده پیشنهادی دوم58

شکل4- 19. شکل موج های تمام جمع کننده پیشنهادی سوم59

شکل4- 20. مقایسه شکل موج الف) مدار پیشنهادی اول ب) مدار17 ترانزیستوری NP. 59

شکل4- 21. مقایسه شکل موج الف) مدار پیشنهادی دوم ب) مدار 16 ترانزیستوری.. 59

شکل4- 22. مقایسه شکل موج الف) مدار پیشنهادی سوم ب) مدار 16 ترانزیستوری PN.. 60

چکیده:

افزایش تقاضا برای سیستم های قابل حمل، منجر به توجه ویژه صنعت الکترونیک به مصرف توان به عنوان معیاری مهم شده است. جمع کننده­ها از عناصر مهم در بسیاری از سیستم­های دیجیتال هستند. به همین سبب جمع کننده های گوناگون دیجیتال در عصر کنونی مطرح شده اند که هر یک دارای مزایا و معایب مشخصی هستند. در این پایان نامه، یک ساختار برای تمام جمع کننده­های پویا ارائه شده است. این ساختار توسط تکنیک NP-CMOS و دومینو و اصول منطق پویا طراحی شده است. ساختار ارائه شده در عین حال که دارای مصرف توان قابل قبولی می­باشد، سرعت عملکرد مناسبی نیز دارد. به منظور مقایسه، این مدار از بین منابع متعدد موجود در زمینه طراحی مدار های تمام جمع کننده، با توجه به تعداد مراجعات در مقالات دیگر انتخاب شده و از نظر توان مصرفی، تاخیر وPDP با یکدیگر مقایسه شده اند. شبیه سازی مدارات موجود در این پایان نامه همگی در شرایط یکسان توسط نرم افزار HSPICE، با فناوری 180 نانومتر صورت گرفته است. نتایج شبیه سازی، برتری جمع کننده­های پیشنهادی را نسبت به دیگر مدل ها نشان می­دهد.

واژه های کلیدی : تمام جمع کننده، PDP، منطق دومینو، منطق NP CMOS، منطق پویا

 فصل اول

1–1- مقدمه:

با نگاهی به تاریخ الکترونیک، ملاحظه می­شود یکی از دلایل اولیه پیشرفت تکنولوژی، نیاز آیندگان به استفاده از تکنولوژی های جدید و پیچیده تر می­باشد. مدارهای دیجیتال[1] نیز به دلیل سادگی در طراحی، قابلیت پیاده سازی با تکنولوژی های ارزان و مصرف توان کمتر نسبت به مدارهای آنالوگ [2]مزیت دارند (Navi, Moaiyeri, & Mirzaee, 2009). به همین علت سعی شد، همگام با پیشرفت تکنولوژی، مصرف انرژی نیز در مدارات از جمله مدارات CMOS، بهبود یابد.

 تقریباً هر یک از مدارهای دیجیتالی در زمینه عملکرد کلی یکسان عمل می­کنند. اما ممکن است نحوه عملکرد داخلی هر یک با دیگری متفاوت باشد. بنابراین یکی از عوامل تاثیر گذار در عملکرد مدارها، نحوه طراحی مدار می­باشد. با توجه به این که هر مدار از اجزای متنوعی ساخته شده است. یکی از اجزای مهم در برخی از مدارها که با اندک تغییراتی باعث تغییر در عملکرد مدار می­شود، جمع کننده[3] می­باشد (صدیقی, ولی زاده, & مهدی پور, 1393). مدار جمع کننده، یکی از بلوک های اساسی تشکیل دهنده سیستم های VLSI[4] زیادی نظیر میکروپروسسورها و پردازنده های مختلف می­باشد (شریفی, 1389). از آنجا که ویژگی های بلوک های جمع کننده و دیگر بلوک ها تعیین کننده میزان عملکرد سیستم VLSI می­باشد، هدف اصلی طراحان بهینه کردن این بلوک ها است. از جمله عواملی که باعث بهینه سازی بلوک های مربوطه می­شود طراحی های جدید متناسب با پیشرفت تکنولوژی جدید می­باشد.

 در طراحی یک تمام جمع کننده[5]، یکی از اهداف اصلی رسیدن به سرعت بالا می­باشد. و در کل دارای عملکرد مطلوبی باشد. طراحی یک تمام جمع کننده با ساختار ساده و مصرف توان محدود می­تواند، در ساده کردن مدار های دیجیتالی نقش خوبی داشته باشد.معیار های مشخصی برای طراحی بهتر تمام جمع کننده وجود دارد. مهم ترین معیار همان کاربرد مدار است. از معیارهای دیگر می­توان به توان مصرفی کم[6]، سرعت بالا[7]و سادگی مدار نام برد، که خود این معیار ها را می­توان اجزایی از معیار کاربرد در نظر گرفت.

 یکی از کاربرد های بسیار ضروری تمام جمع کننده ها در وسایل ارتباطی و محاسباتی شخصی است (مقدم, 1390). با توجه به این که امروزه این وسایل تقریباً قابل حمل و کاملاً در دسترس قرار گرفته اند، دغدغه اصلی افزایش طول عمر باطری و کاهش نیاز به شارژ مجدد است (R. Faghih Mirzaee, 2010) . افزایش عملکرد یک جمع کننده مستقیماً به پیشرفت عملکرد سیستم مربوط است. بنابراین بسیاری از محققان به دنبال روشهایی جهت کاهش مصرف توان می­باشند. در الکترونیک استفاده از دو منطق پویا[8] و ایستا[9] نقش عمده ای را ایفا می­کنند. مدار های منطقی پویا نیز مزایای مشخصی را نسبت به مدارهای منطقی ایستا عرضه می­کنند.

 مدارهای منطقی ایستا، پیاده سازی توابع منطقی را بر اساس رفتار ایستا یا همان حالت پایدار ساختارهای pMOS و nMOS امکان پذیر می­سازند. به عبارت دیگر هر گیت ایستا، متناسب با ولتاژ ورودی اعمال شده پس از سپری شدن یک تاخیر[10]مشخص، خروجی خود را تولید می­کند و مادامی که ولتاژ منبع تغدیه برقرار است، سطح خروجی خود را حفظ می­کند (مظاهری & هرندی, 1392) (Mano, 1979). اما عملکرد تمامی گیت های منطقی پویا مبتنی بر ذخیره موقت بار در خازن های گره است. در نتیجه مدارهای منطقی پویا به سیگنال های متناوب کلاک[11]’[12] جهت کنترل تازه سازی بار الکتریکی نیاز دارند. و هم چنین نکته مهم دیگر این است که پیاده سازی منطق پویای توابع پیچیده به مساحت سیلیکونی[13] کوچکتری نسبت به پیاده سازی منطق ایستا نیاز دارد. و از آنجایی که توان مصرفی با ظرفیت خازن های پارازیتی افزایش می­یابد، مدارهای پویا در بسیاری حالات به خاطر داشتن مساحت کوچکتر، توان کمتری را در مقایسه با مدارهای ایستا مصرف می­کنند (مظاهری & هرندی, 1392).اما منطق پویا علاوه بر داشتن مزیت های بیان شده، معایبی نیز دارد، از جمله این که طبقات منطقی پویای CMOS را که به وسیله کلاک تک فاز درایو می­شوند نمی­توان در شکل ساده خود به طور متوالی بست. این مشکل را می­توان به وسیله راه حل های خوب و توسعه تکنیک های مناسب ازجمله منطق دومینو[14]و NP-COMS[15] و... رفع نمود. با استفاده از منطق پویا بجای منطق ایستا می­توان به نحو مشخصی تعداد ترانزیستورهای[16] بکار رفته برای تحقق هر تابع منطقی پیچیده ای را کاهش داد (صاحب الزمانی, فتحی, & صفایی, 1387).

هدف از این پایان نامه بررسی مدارهای منطقی پویا در سلول تمام جمع کننده و ارائه ساختاری پیشنهادی و نیز ارائه چند مدار پیشنهادی می­باشد.

در این راستا، ضمن بررسی جمع کننده های ارائه شده، جمع کننده های دیگری نیز مورد بررسی قرار گرفته اند، که تمامی آنها به با استفاده از نرم افزار HSPICE، شبیه سازی شده اند. در ادامه ساختار پایان نامه به صورت زیر است:

فصل دوم به مفاهیم و پارامتر های بکار رفته در طراحی مدار پرداخته است. در فصل سوم چند منطق طراحی مدارهای دیجیتال بیان شده است. و از بین منابع متعدد در زمینه طراحی مدارهای تمام جمع کننده پویا تعدادی از آنها به منظور مقایسه انتخاب شده اند. در فصل چهارم ساختار پیشنهادی ارائه و چند مدار تمام جمع کننده ارائه شده است، در ادامه این فصل تمامی تمام جمع کننده های مطرح در این پایان نامه در شرایط یکسان توسط نرم افراز HSPICE شبیه سازی و مورد مقایسه قرار گرفته اند. و در نهایت فصل پنجم به نتیجه گیری پرداخته است.

فصل دوم

جمع کننده دیجیتال

2-1- مقدمه:

دراین فصل به اهمیت تمام جمع کننده ها در طراحی مدارات دیجیتال و تاثیر آن پرداخته خواهد شد و انواع ساختار جمع دیجیتال نظیر نیم جمع کننده و تمام جمع کننده معرفی و پارامترهای مهم در طراحی این مدارات بیان می­شوند.

2-2- اهمیت جمع کننده:

جمع کننده­ها، در وسایل دیجیتالی بسیاری کاربرد دارند. و عنصر اساسی در بسیاری از مدارهای محاسباتی محسوب می­شوند (Foroutan, Navi, & Haghparast, 2008). امروزه با افزایش فراگیر استفاده از وسایل الکترونیکی؛ نیاز به جمع کننده­ها، نیز افزایش پیدا کرده است. هرچه جمع کننده­ها ویژگی های کیفی بهتری داشته باشند؛ تاثیر مستقیم آن در دستگاه مورد استفاده مشهود بوده و درنتیجه آن دستگاه با اقبال عمومی روبرو خواهد شد (J.Wang, 1994). به همین دلیل ارائه ساختارهای جدید برای این مدار مورد توجه طراحان مدار­مجتمع قرار گرفته است. هدف اصلی در طراحی جمع کننده دیجیتال افزایش سرعت و کاهش توان مصرفی می­باشد.

2-3- ساختار جمع کننده دیجیتال:

کامپیوترهای دیجیتال کارهای پردازش اطلاعات مختلفی را انجام می­دهند (Mano, 1979). از کارهای پرکاربرد آنها می­توان به عملیات ریاضی اشاره کرد. پایه­ای ترین عمل ریاضی جمع دو عدد دودویی است. این جمع ساده از چهار عمل مطابق معادله (2-1) تشکیل می­شود. سه عمل اول حاصل جمع، یک عدد ایجاد می­کنند. اما عمل سوم حاصل جمع، عددی دو رقمی است. با ارزش ترین حاصل این جمع را رقم نقلی [17]می­نامند. زمانی که دو عدد چند بیتی را با هم جمع کنیم، رقم نقلی حاصل از جمع دو بیت باید با رقمهای با ارزش بالاتر جمع شود. مدار ترکیبی به کار رفته برای جمع دو بیت نیم جمع کننده[18] نام دارد. جمع کننده ای که سه بیت را با هم جمع می­کند (دو بیت و رقم نقلی قبلی) تمام جمع کننده[19] نامیده می­شود. جمع کننده دودویی یک مدار ترکیبی است که عملیات ریاضی جمع را روی اعداد دودویی انجام می­دهد. اتصال متوالی n تمام جمع کننده کامل یک جمع کننده دودویی برای دو عدد n بیتی به دست می­دهد.

معادله(2-1) 0=0+0 ، 1=0+1 ، 1=1+0 ، 10=1+1

2-31- جمع کننده

عمل جمع یکی از چهار عمل اصلی در مدارات دیجیتال است. در مدارات منطقی عمل جمع به دو صورت تمام جمع کننده و نیم جمع کننده انجام می­گیرد.

2-3-1-1- نیم جمع کننده

همان گونه که گفته شد یک نیم جمع کننده تک بیتی، جمع بین دو بیت را انجام می­دهد. این مدار دارای دو ورودی دودویی و دو خروجی دودویی دارد. متغییرهای ورودی عملوند[20]ها هستند که آن­ها را و در نظر می­گیریم، متغییرهای خروجی نیز حاصل جمع و رقم نقلی هستند، که آنها را رقم جمع و یک رقم نقلی یا یا Carry می­نامیم. که می­توان عبارت منطقی بیت را بصورت معادله (2-2)و عبارت منطقی بیت را بصورت معادله (2-3) نشان داد. این عبارت تنها زمانی یک است که هر دو ورودی یک باشد. جدول درستی برای نیم جمع کننده در جدول 2-1و مدار آن در شکل2-1 نشان داده شده است.

شکل2- 1. مدار نیم جمع کننده

جدول2- 1. جدول درستی نیم جمع کنند

Ai	Bi	S
0	0	0	0
0	1	1	0
1	0	1	0
1	1	0	1

2-3-1-2- تمام جمعکننده:

یکجمعکنندهکاملمداریترکیبیاستکهجمعحسابیسهبیترا انجاممی­دهد.این مداردارایسهورودیودوخروجیاست.دومتغیرورودیکهبا و نشان دادهشدهاند، دوبیتی هستند که باید با هم جمع شوند.ورودیسوم رقم نقلی طبقه قبلی است که با نشان داده می­شود. از حاصل جمع آنها یک رقم جمع و یک رقم نقلی بدست می­آید. عبارت منطقی بیت را بصورت معادله (2-3) و عبارت منطقی بیت را بصورت معادله (2-4)نشان داده شده است. بیت­های ورودی و خروجی مدار در مراحل مختلف مسئله مقادیر متفاوتی دارند. از لحاظ فزیکی سیگنال های دودویی ورودی، رقم های دودویی در نظر گرفته می­شوند که قرار است، جمع شوند و حاصل جمع دو رقم خروجی را ایجاد کنند. این مقادیر دودویی متغییرهای توابع بولی بیان شده اند که در جدول درستی برای نیم جمع کننده در جدول 2-2 نشان داده شده است. نمودار منطقی تمام جمع کننده به صورت شکل2-2 نشان داده شده است. این مدار از دو نیم جمع کننده و یک OR ساخته شده است.

جدول2- 2. جدول درستی تمام جمع کننده

	S		Ci	Bi	Ai
0		0		0	0	0
0		1		1	0	0
0		1		0	1	0
1		0		1	1	0
0		1		0	0	1
1		0		1	0	1
1		0		0	1	1
1		1		1	1	1

شکل2- 2. مدار تمام جمع کننده

2-3-2- جمع کننده دودویی:

جمع کننده دودویی یک مدار دیجیتال است که جمع ریاضی دو عدد دودویی را انجام می­دهد. این مدار را می­توان به صورت اتصال متوالی چند تمام جمع کننده ساخت و رقم نقلی هر یک را به ورودی رقم نقلی جمع کننده کامل بعدی داد (Mano, 1979). شکل 3-2 اتصال چهار تمام جمع کننده برای ایجاد یک جمع چهار بیتی را نشان می­دهد. بیت­های A و B با زیر نویس­های عددی از راست به چپ نشان داده شده اند، رقم های نقلی زنجیروار در تمام جمع کننده­ها منتقل می­شوند. رقم نقلی ورودی جمع کننده است و به ترتیب به رقم نقلی خروجی منتقل می­شود. خروجی­های S بیت­های حاصل جمع را تشکیل می­دهند. یک جمع کننده n بیتی به n تمام جمع کننده نیاز دارد و رقم نقلی خروجی باید به رقم نقلی ورودی جمع کننده کامل بعدی وصل شود. (مظاهری & هرندی, 1392)

شکل2- 3. اتصال چهار تمام جمع کننده برای ایجاد یک جمع چهار بیتی

2-3-3- انتشار رقم نقلی:

جمع موازی دو عدد مستلزم آن است که دو بیت ورودی به طور همزمان برای محاسبه موجود باشند (Mano, 1979). همانند هر مدار ترکیبی دیگری سیگنال باید از طریق دروازه­ها انتشار یابد و به خروجی برسد، تا در خروجی حاصل جمع معتبری وجود داشته باشد. کل زمان انتشار برابر حاصل ضرب انتشار یک دروازه نوعی و تعداد سطوح دروازه­ای مدار است. طولانی ترین تاخیر در جمع کننده، زمان انتشار رقم های نقلی در جمع کننده­ها است (صاحب الزمانی, فتحی, & صفایی, 1387). دلیل آن این نکته است که هر بیت حاصل جمع خروجی به مقدار رقم نقلی ورودی بستگی دارد، خروجی را شکل 3-2 را در نظر می­گیریم. ورودی های و به محض اعمال سیگنالهای ورودی به جمع کننده در دسترس هستند. ولی ورودی رقم نقلی تا زمانی که از طبقه­های قبلی به مقدار ماندگار خود نرسده باشد، مقدار معتبری ندارد. و باید همانند منتظر بماند و به همین ترتیب تا . پس تنها پس از انتشار رقم رقم نقلی در تمام طبقات و مقدار درست نهایی خود را پیدا می­کنند.

[1]Digital

[2] Analog

[3] Adder

[4] Very Large Scale Integration

[5] Full Adder

[6] Low Power

[7] High Speed

[8] Dynamic

[9] Static

[10]Delay

[11] ساعت

[12] Clock

[13] Silicon

[14] Domino Logic

[15] CMOS NORA Logic

[16]Transistor

[17] Carry

[18]Half Adder

[19]Full Adder

[20]Operand

تحلیل و طراحی یک تمام جمع کننده بهبود یافتهWORD94

فهرست مطالب

عنوان صفحه

چکیده1

فصل اولمقدمه. 2

1–1- مقدمه:3

1-2- بیان مسئله. 5

فصل دومجمع کننده دیجیتال. 7

2-1- مقدمه:8

2-2- اهمیت جمع کننده:8

2-3- ساختار جمع کننده دیجیتال:8

2-3-1- جمع کننده9

2-3-1-1- نیم جمع کننده9

2-3-1-2- تمام جمعکننده:10

2-3-2- جمع کننده دودویی:12

2-3-3- انتشار رقم نقلی:13

2-4- پارامتر های طراحی:14

2-4-1- توان مصرفی. 14

2-4-1-2- توان دینامیکی :14

2-4-1-3- جریان ناشی از مسیر مستقیم هنگام تغییر وضعیت ترانزیستورها:15

2-4-1-3- توان استاتیکی :15

2-4-2- تاخیر انتشار. 15

2-4-3- PDP. 16

فصل سومروش های مطرح در طراحی تمام جمع کننده های دیجیتال. 17

3-1- مقدمه:18

3-2- منطق پویا و ایستا18

3-2-1- منطق CMOS پویا، منطق پیش شارژ-ارزیابی. 20

3-2-1-1- مدار پویای چند طبقه. 22

3-2-2- منطق دومینو CMOS. 23

3-2-2-1- سیکل زمانی منطق دومینو. 26

3-2-2-2- اشتراک بار. 28

3-2-3- منطق CMOS NORA(NP-CMOS)(منطق دومینوNP)33

3-3- بررسی تعدادی از مدارهای تمام جمع کننده تک بیتی. 36

3-3-1- مدارات مطرح تمام جمع کننده تک بیتی پویا:36

3-3-1-1- مدار تمام جمع کننده تک بیتی 17 ترانزیستوری NP. 37

3-3-1-2- مدار تمام جمع کننده تک بیتی 16 ترانزیستوری.. 38

3-3-1-3- مدار تمام جمع کننده تک بیتی 16 ترانزیستوری PN.. 39

3-3-1-4- مدار تمام جمع کننده تک بیتی 18 ترانزیستوری.. 40

3-3-1-5- مدار تمام جمع کننده تک بیتی 15 ترانزیستوری.. 41

3-3-2- مدارات مطرح تمام جمع کننده تک بیتی ایستا:42

3-3-2-1- مدار تمام جمع کننده C-CMOS. 42

3-3-2-2- تمام جمع کننده TGA:43

3-3-2-3- تمام جمع کننده TFA:44

3-3-2-4- تمام جمع کنندهCLP:45

فصل چهارمروش پیشنهادی. 46

4-1- مقدمه. 47

4-2- روش های بهبود مدار تمام جمع کننده47

4-2-1- استفاده از منطق پویا47

4-2-2- استفاده از مزایای اشتراک بار. 48

4-2-3- استفاده از مزایای دیگر به منظور بهبود49

4-2-4- ساختار تمام جمع کننده تک بیتی بهبود یافته. 50

4-2-4-1 تحلیل ساختار. 50

4-3- مدارات تمام جمع کننده پیشنهادی.. 52

4-3-1- مدار تمام جمع کننده پیشنهادی اول. 52

4-3-2- مدار تمام جمع کننده پیشنهادی دوم53

4-3-3- مدار تمام جمع کننده پیشنهادی سوم53

4-4- شبیه سازی.. 54

4-4-1- نتایج شبیه سازی.. 54

4-4-1-1-ارائه و مقایسه شکل موج های ورودی و خروجی. 55

4-4-1-2- مقایسه توان. 61

4-4-1-3- مقایسه تاخیر. 62

4-4-1-4- مقایسه PDP. 63

فصل پنچمنتیجه گیری. 64

5-1- نتیجه گیری:65

فهرست مراجع. 66

جدول2- 1. جدول درستی نیم جمع کنند. 10

جدول2- 2. جدول درستی تمام جمع کننده11

جدول4- 1. نتایج شبیه سازیها54

نمودار4- 1. مقایسه توان مصرفی تمامی مدارات مطرح. 61

نمودار4- 2. مقایسه توان مصرفی مدارات با ساختار پیشنهادی و بدون ساختار پیشنهادی.. 61

نمودار4- 3. مقایسه تاخیر تمامی مدارات مطرح. 62

نمودار4- 4. مقایسه تاخیر مدارات با ساختار پیشنهادی و بدون ساختار پیشنهادی.. 62

نمودار4- 5. مقایسه PDP مصرفی تمامی مدارات مطرح. 63

نمودار4- 6. مقایسه PDP مدارات با ساختار پیشنهادی و بدون ساختار پیشنهادی.. 63

شکل2- 1. مدار نیم جمع کننده10

شکل2- 2. مدار تمام جمع کننده12

شکل2- 3. اتصال چهار تمام جمع کننده برای ایجاد یک جمع چهار بیتی. 12

شکل3- 1. پیاده سازی گیت منطقی پویای CMOS و نمایش فازهای ارزیابی و پیش شارژ. 21

شکل3- 2. نمایش مشکل اتصال پشت سر هم در منطق CMOS پویا22

شکل3- 3. نمودار عمومی مداری منطق دومینوی CMOS. 23

شکل3- 4. گیت منطق دومینوی CMOS. 24

شکل3- 5. پیاده سازی الف)منطق CMSO ایستا ب) منطق دومینوی CMOS. 25

شکل3- 6. بازه های فعالیت منطق دومینو. 26

شکل3- 7. روند فعالیت منطق دومینو. 27

شکل3- 8. اتصال متوالی گیتهای منطقی CMOS ایستا با گیتهای CMOS منطق دومینو. 27

شکل3- 9. نشان دهنده اشتراک بار بین خازن خروجی و گره میانی. 28

شکل3- 10. (الف) مدار NAND چهار خروجی (ب) سیستم آب رسانی معادل آن. 30

شکل3- 11. ترانزیستور بالابر ضعیف pMOS در حلقه فیدبک که می­تواند V_Xرا مجبور به قرار گرفتن در ولتاژ V_DD کند تا از افت سطح ولتاژ خروجی به دلیل اشتراک بار پیشگیری کند.31

شکل3- 12. ترانزیستور بالابر ضعیف pMOS در بخشی از مدار. 32

شکل3- 13. منطق CMOS NORA.. 33

شکل3- 14. نحوه اثر گذاری سیگنال کلاک در منطق CMOS NORA.. 34

شکل3- 15. پیاده سازی تابع F=AB+C در منطق CMOS NORA.. 35

شکل3- 16. مدار تمام جمع کننده تک بیتی 17 ترانزیستوری NP. 37

شکل3- 17. مدار تمام جمع کننده تک بیتی 16 ترانزیستوری.. 38

شکل3- 18. مدار تمام جمع کننده تک بیتی 16 ترانزیستوری PN.. 39

شکل3- 19. مدار تمام جمع کننده تک بیتی 18 ترانزیستوری.. 40

شکل3- 20. مدار تمام جمع کننده تک بیتی 15 ترانزیستوری.. 41

شکل3- 21. مدار تمام جمع کننده 28 ترانزیستوریC-CMOS. 42

شکل3- 22. مدار تمام جمع کننده 20 ترانزیستوری TGA.. 43

شکل3- 23. مدار تمام جمع کنندهTFA.. 44

شکل3- 24. مدار تمام جمع کننده CPL. 45

شکل4- 1. منطق پویا47

شکل4- 2.مدار بهبود یافته اولیه. 48

شکل4- 3. مدار بهبود یافته ثانویه. 49

شکل4- 4. ساختار تمام جمع کننده تک بیتی بهبود یافته. 50

شکل4- 5. مدار تمام جمع کننده پیشنهادی اول. 52

شکل4- 6. مدار تمام جمع کننده پیشنهادی دوم53

شکل4- 7. مدار تمام جمع کننده پیشنهادی سومError! Bookmark not defined.

شکل4- 8 . شکل موج های تمام جمع کننده CCMOS. 55

شکل4- 9. شکل موج های تمام جمع کنندهCPL. 55

شکل4- 10. شکل موج های تمام جمع کنندهTFA.. 56

شکل4- 11. شکل موج های تمام جمع کنندهTGA.. 56

شکل4- 12. شکل موج های تمام جمع کننده17 ترانزیستوری NP. 56

شکل4- 13. شکل موج های تمام جمع کننده15 ترانزیستوری.. 57

شکل4- 14. شکل موج های تمام جمع کننده16 ترانزیستوری PN.. 57

شکل4- 15. شکل موج های تمام جمع کننده 18 ترانزیستوری.. 57

شکل4- 16. شکل موج های تمام جمع کننده 16 ترانزیستوری.. 58

شکل4- 17. شکل موج های تمام جمع کننده پیشنهادی اول. 58

شکل4- 18. شکل موج های تمام جمع کننده پیشنهادی دوم58

شکل4- 19. شکل موج های تمام جمع کننده پیشنهادی سوم59

شکل4- 20. مقایسه شکل موج الف) مدار پیشنهادی اول ب) مدار17 ترانزیستوری NP. 59

شکل4- 21. مقایسه شکل موج الف) مدار پیشنهادی دوم ب) مدار 16 ترانزیستوری.. 59

شکل4- 22. مقایسه شکل موج الف) مدار پیشنهادی سوم ب) مدار 16 ترانزیستوری PN.. 60

چکیده:

افزایش تقاضا برای سیستم های قابل حمل، منجر به توجه ویژه صنعت الکترونیک به مصرف توان به عنوان معیاری مهم شده است. جمع کننده­ها از عناصر مهم در بسیاری از سیستم­های دیجیتال هستند. به همین سبب جمع کننده های گوناگون دیجیتال در عصر کنونی مطرح شده اند که هر یک دارای مزایا و معایب مشخصی هستند. در این پایان نامه، یک ساختار برای تمام جمع کننده­های پویا ارائه شده است. این ساختار توسط تکنیک NP-CMOS و دومینو و اصول منطق پویا طراحی شده است. ساختار ارائه شده در عین حال که دارای مصرف توان قابل قبولی می­باشد، سرعت عملکرد مناسبی نیز دارد. به منظور مقایسه، این مدار از بین منابع متعدد موجود در زمینه طراحی مدار های تمام جمع کننده، با توجه به تعداد مراجعات در مقالات دیگر انتخاب شده و از نظر توان مصرفی، تاخیر وPDP با یکدیگر مقایسه شده اند. شبیه سازی مدارات موجود در این پایان نامه همگی در شرایط یکسان توسط نرم افزار HSPICE، با فناوری 180 نانومتر صورت گرفته است. نتایج شبیه سازی، برتری جمع کننده­های پیشنهادی را نسبت به دیگر مدل ها نشان می­دهد.

واژه های کلیدی : تمام جمع کننده، PDP، منطق دومینو، منطق NP CMOS، منطق پویا

 فصل اول

1–1- مقدمه:

با نگاهی به تاریخ الکترونیک، ملاحظه می­شود یکی از دلایل اولیه پیشرفت تکنولوژی، نیاز آیندگان به استفاده از تکنولوژی های جدید و پیچیده تر می­باشد. مدارهای دیجیتال[1] نیز به دلیل سادگی در طراحی، قابلیت پیاده سازی با تکنولوژی های ارزان و مصرف توان کمتر نسبت به مدارهای آنالوگ [2]مزیت دارند (Navi, Moaiyeri, & Mirzaee, 2009). به همین علت سعی شد، همگام با پیشرفت تکنولوژی، مصرف انرژی نیز در مدارات از جمله مدارات CMOS، بهبود یابد.

 تقریباً هر یک از مدارهای دیجیتالی در زمینه عملکرد کلی یکسان عمل می­کنند. اما ممکن است نحوه عملکرد داخلی هر یک با دیگری متفاوت باشد. بنابراین یکی از عوامل تاثیر گذار در عملکرد مدارها، نحوه طراحی مدار می­باشد. با توجه به این که هر مدار از اجزای متنوعی ساخته شده است. یکی از اجزای مهم در برخی از مدارها که با اندک تغییراتی باعث تغییر در عملکرد مدار می­شود، جمع کننده[3] می­باشد (صدیقی, ولی زاده, & مهدی پور, 1393). مدار جمع کننده، یکی از بلوک های اساسی تشکیل دهنده سیستم های VLSI[4] زیادی نظیر میکروپروسسورها و پردازنده های مختلف می­باشد (شریفی, 1389). از آنجا که ویژگی های بلوک های جمع کننده و دیگر بلوک ها تعیین کننده میزان عملکرد سیستم VLSI می­باشد، هدف اصلی طراحان بهینه کردن این بلوک ها است. از جمله عواملی که باعث بهینه سازی بلوک های مربوطه می­شود طراحی های جدید متناسب با پیشرفت تکنولوژی جدید می­باشد.

 در طراحی یک تمام جمع کننده[5]، یکی از اهداف اصلی رسیدن به سرعت بالا می­باشد. و در کل دارای عملکرد مطلوبی باشد. طراحی یک تمام جمع کننده با ساختار ساده و مصرف توان محدود می­تواند، در ساده کردن مدار های دیجیتالی نقش خوبی داشته باشد.معیار های مشخصی برای طراحی بهتر تمام جمع کننده وجود دارد. مهم ترین معیار همان کاربرد مدار است. از معیارهای دیگر می­توان به توان مصرفی کم[6]، سرعت بالا[7]و سادگی مدار نام برد، که خود این معیار ها را می­توان اجزایی از معیار کاربرد در نظر گرفت.

 یکی از کاربرد های بسیار ضروری تمام جمع کننده ها در وسایل ارتباطی و محاسباتی شخصی است (مقدم, 1390). با توجه به این که امروزه این وسایل تقریباً قابل حمل و کاملاً در دسترس قرار گرفته اند، دغدغه اصلی افزایش طول عمر باطری و کاهش نیاز به شارژ مجدد است (R. Faghih Mirzaee, 2010) . افزایش عملکرد یک جمع کننده مستقیماً به پیشرفت عملکرد سیستم مربوط است. بنابراین بسیاری از محققان به دنبال روشهایی جهت کاهش مصرف توان می­باشند. در الکترونیک استفاده از دو منطق پویا[8] و ایستا[9] نقش عمده ای را ایفا می­کنند. مدار های منطقی پویا نیز مزایای مشخصی را نسبت به مدارهای منطقی ایستا عرضه می­کنند.

 مدارهای منطقی ایستا، پیاده سازی توابع منطقی را بر اساس رفتار ایستا یا همان حالت پایدار ساختارهای pMOS و nMOS امکان پذیر می­سازند. به عبارت دیگر هر گیت ایستا، متناسب با ولتاژ ورودی اعمال شده پس از سپری شدن یک تاخیر[10]مشخص، خروجی خود را تولید می­کند و مادامی که ولتاژ منبع تغدیه برقرار است، سطح خروجی خود را حفظ می­کند (مظاهری & هرندی, 1392) (Mano, 1979). اما عملکرد تمامی گیت های منطقی پویا مبتنی بر ذخیره موقت بار در خازن های گره است. در نتیجه مدارهای منطقی پویا به سیگنال های متناوب کلاک[11]’[12] جهت کنترل تازه سازی بار الکتریکی نیاز دارند. و هم چنین نکته مهم دیگر این است که پیاده سازی منطق پویای توابع پیچیده به مساحت سیلیکونی[13] کوچکتری نسبت به پیاده سازی منطق ایستا نیاز دارد. و از آنجایی که توان مصرفی با ظرفیت خازن های پارازیتی افزایش می­یابد، مدارهای پویا در بسیاری حالات به خاطر داشتن مساحت کوچکتر، توان کمتری را در مقایسه با مدارهای ایستا مصرف می­کنند (مظاهری & هرندی, 1392).اما منطق پویا علاوه بر داشتن مزیت های بیان شده، معایبی نیز دارد، از جمله این که طبقات منطقی پویای CMOS را که به وسیله کلاک تک فاز درایو می­شوند نمی­توان در شکل ساده خود به طور متوالی بست. این مشکل را می­توان به وسیله راه حل های خوب و توسعه تکنیک های مناسب ازجمله منطق دومینو[14]و NP-COMS[15] و... رفع نمود. با استفاده از منطق پویا بجای منطق ایستا می­توان به نحو مشخصی تعداد ترانزیستورهای[16] بکار رفته برای تحقق هر تابع منطقی پیچیده ای را کاهش داد (صاحب الزمانی, فتحی, & صفایی, 1387).

هدف از این پایان نامه بررسی مدارهای منطقی پویا در سلول تمام جمع کننده و ارائه ساختاری پیشنهادی و نیز ارائه چند مدار پیشنهادی می­باشد.

در این راستا، ضمن بررسی جمع کننده های ارائه شده، جمع کننده های دیگری نیز مورد بررسی قرار گرفته اند، که تمامی آنها به با استفاده از نرم افزار HSPICE، شبیه سازی شده اند. در ادامه ساختار پایان نامه به صورت زیر است:

فصل دوم به مفاهیم و پارامتر های بکار رفته در طراحی مدار پرداخته است. در فصل سوم چند منطق طراحی مدارهای دیجیتال بیان شده است. و از بین منابع متعدد در زمینه طراحی مدارهای تمام جمع کننده پویا تعدادی از آنها به منظور مقایسه انتخاب شده اند. در فصل چهارم ساختار پیشنهادی ارائه و چند مدار تمام جمع کننده ارائه شده است، در ادامه این فصل تمامی تمام جمع کننده های مطرح در این پایان نامه در شرایط یکسان توسط نرم افراز HSPICE شبیه سازی و مورد مقایسه قرار گرفته اند. و در نهایت فصل پنجم به نتیجه گیری پرداخته است.

فصل دوم

جمع کننده دیجیتال

2-1- مقدمه:

دراین فصل به اهمیت تمام جمع کننده ها در طراحی مدارات دیجیتال و تاثیر آن پرداخته خواهد شد و انواع ساختار جمع دیجیتال نظیر نیم جمع کننده و تمام جمع کننده معرفی و پارامترهای مهم در طراحی این مدارات بیان می­شوند.

2-2- اهمیت جمع کننده:

جمع کننده­ها، در وسایل دیجیتالی بسیاری کاربرد دارند. و عنصر اساسی در بسیاری از مدارهای محاسباتی محسوب می­شوند (Foroutan, Navi, & Haghparast, 2008). امروزه با افزایش فراگیر استفاده از وسایل الکترونیکی؛ نیاز به جمع کننده­ها، نیز افزایش پیدا کرده است. هرچه جمع کننده­ها ویژگی های کیفی بهتری داشته باشند؛ تاثیر مستقیم آن در دستگاه مورد استفاده مشهود بوده و درنتیجه آن دستگاه با اقبال عمومی روبرو خواهد شد (J.Wang, 1994). به همین دلیل ارائه ساختارهای جدید برای این مدار مورد توجه طراحان مدار­مجتمع قرار گرفته است. هدف اصلی در طراحی جمع کننده دیجیتال افزایش سرعت و کاهش توان مصرفی می­باشد.

2-3- ساختار جمع کننده دیجیتال:

کامپیوترهای دیجیتال کارهای پردازش اطلاعات مختلفی را انجام می­دهند (Mano, 1979). از کارهای پرکاربرد آنها می­توان به عملیات ریاضی اشاره کرد. پایه­ای ترین عمل ریاضی جمع دو عدد دودویی است. این جمع ساده از چهار عمل مطابق معادله (2-1) تشکیل می­شود. سه عمل اول حاصل جمع، یک عدد ایجاد می­کنند. اما عمل سوم حاصل جمع، عددی دو رقمی است. با ارزش ترین حاصل این جمع را رقم نقلی [17]می­نامند. زمانی که دو عدد چند بیتی را با هم جمع کنیم، رقم نقلی حاصل از جمع دو بیت باید با رقمهای با ارزش بالاتر جمع شود. مدار ترکیبی به کار رفته برای جمع دو بیت نیم جمع کننده[18] نام دارد. جمع کننده ای که سه بیت را با هم جمع می­کند (دو بیت و رقم نقلی قبلی) تمام جمع کننده[19] نامیده می­شود. جمع کننده دودویی یک مدار ترکیبی است که عملیات ریاضی جمع را روی اعداد دودویی انجام می­دهد. اتصال متوالی n تمام جمع کننده کامل یک جمع کننده دودویی برای دو عدد n بیتی به دست می­دهد.

معادله(2-1) 0=0+0 ، 1=0+1 ، 1=1+0 ، 10=1+1

2-31- جمع کننده

عمل جمع یکی از چهار عمل اصلی در مدارات دیجیتال است. در مدارات منطقی عمل جمع به دو صورت تمام جمع کننده و نیم جمع کننده انجام می­گیرد.

2-3-1-1- نیم جمع کننده

همان گونه که گفته شد یک نیم جمع کننده تک بیتی، جمع بین دو بیت را انجام می­دهد. این مدار دارای دو ورودی دودویی و دو خروجی دودویی دارد. متغییرهای ورودی عملوند[20]ها هستند که آن­ها را و در نظر می­گیریم، متغییرهای خروجی نیز حاصل جمع و رقم نقلی هستند، که آنها را رقم جمع و یک رقم نقلی یا یا Carry می­نامیم. که می­توان عبارت منطقی بیت را بصورت معادله (2-2)و عبارت منطقی بیت را بصورت معادله (2-3) نشان داد. این عبارت تنها زمانی یک است که هر دو ورودی یک باشد. جدول درستی برای نیم جمع کننده در جدول 2-1و مدار آن در شکل2-1 نشان داده شده است.

شکل2- 1. مدار نیم جمع کننده

جدول2- 1. جدول درستی نیم جمع کنند

Ai	Bi	S
0	0	0	0
0	1	1	0
1	0	1	0
1	1	0	1

2-3-1-2- تمام جمعکننده:

یکجمعکنندهکاملمداریترکیبیاستکهجمعحسابیسهبیترا انجاممی­دهد.این مداردارایسهورودیودوخروجیاست.دومتغیرورودیکهبا و نشان دادهشدهاند، دوبیتی هستند که باید با هم جمع شوند.ورودیسوم رقم نقلی طبقه قبلی است که با نشان داده می­شود. از حاصل جمع آنها یک رقم جمع و یک رقم نقلی بدست می­آید. عبارت منطقی بیت را بصورت معادله (2-3) و عبارت منطقی بیت را بصورت معادله (2-4)نشان داده شده است. بیت­های ورودی و خروجی مدار در مراحل مختلف مسئله مقادیر متفاوتی دارند. از لحاظ فزیکی سیگنال های دودویی ورودی، رقم های دودویی در نظر گرفته می­شوند که قرار است، جمع شوند و حاصل جمع دو رقم خروجی را ایجاد کنند. این مقادیر دودویی متغییرهای توابع بولی بیان شده اند که در جدول درستی برای نیم جمع کننده در جدول 2-2 نشان داده شده است. نمودار منطقی تمام جمع کننده به صورت شکل2-2 نشان داده شده است. این مدار از دو نیم جمع کننده و یک OR ساخته شده است.

جدول2- 2. جدول درستی تمام جمع کننده

	S		Ci	Bi	Ai
0		0		0	0	0
0		1		1	0	0
0		1		0	1	0
1		0		1	1	0
0		1		0	0	1
1		0		1	0	1
1		0		0	1	1
1		1		1	1	1

شکل2- 2. مدار تمام جمع کننده

2-3-2- جمع کننده دودویی:

جمع کننده دودویی یک مدار دیجیتال است که جمع ریاضی دو عدد دودویی را انجام می­دهد. این مدار را می­توان به صورت اتصال متوالی چند تمام جمع کننده ساخت و رقم نقلی هر یک را به ورودی رقم نقلی جمع کننده کامل بعدی داد (Mano, 1979). شکل 3-2 اتصال چهار تمام جمع کننده برای ایجاد یک جمع چهار بیتی را نشان می­دهد. بیت­های A و B با زیر نویس­های عددی از راست به چپ نشان داده شده اند، رقم های نقلی زنجیروار در تمام جمع کننده­ها منتقل می­شوند. رقم نقلی ورودی جمع کننده است و به ترتیب به رقم نقلی خروجی منتقل می­شود. خروجی­های S بیت­های حاصل جمع را تشکیل می­دهند. یک جمع کننده n بیتی به n تمام جمع کننده نیاز دارد و رقم نقلی خروجی باید به رقم نقلی ورودی جمع کننده کامل بعدی وصل شود. (مظاهری & هرندی, 1392)

شکل2- 3. اتصال چهار تمام جمع کننده برای ایجاد یک جمع چهار بیتی

2-3-3- انتشار رقم نقلی:

جمع موازی دو عدد مستلزم آن است که دو بیت ورودی به طور همزمان برای محاسبه موجود باشند (Mano, 1979). همانند هر مدار ترکیبی دیگری سیگنال باید از طریق دروازه­ها انتشار یابد و به خروجی برسد، تا در خروجی حاصل جمع معتبری وجود داشته باشد. کل زمان انتشار برابر حاصل ضرب انتشار یک دروازه نوعی و تعداد سطوح دروازه­ای مدار است. طولانی ترین تاخیر در جمع کننده، زمان انتشار رقم های نقلی در جمع کننده­ها است (صاحب الزمانی, فتحی, & صفایی, 1387). دلیل آن این نکته است که هر بیت حاصل جمع خروجی به مقدار رقم نقلی ورودی بستگی دارد، خروجی را شکل 3-2 را در نظر می­گیریم. ورودی های و به محض اعمال سیگنالهای ورودی به جمع کننده در دسترس هستند. ولی ورودی رقم نقلی تا زمانی که از طبقه­های قبلی به مقدار ماندگار خود نرسده باشد، مقدار معتبری ندارد. و باید همانند منتظر بماند و به همین ترتیب تا . پس تنها پس از انتشار رقم رقم نقلی در تمام طبقات و مقدار درست نهایی خود را پیدا می­کنند.

[1]Digital

[2] Analog

[3] Adder

[4] Very Large Scale Integration

[5] Full Adder

[6] Low Power

[7] High Speed

[8] Dynamic

[9] Static

[10]Delay

[11] ساعت

[12] Clock

[13] Silicon

[14] Domino Logic

[15] CMOS NORA Logic

[16]Transistor

[17] Carry

[18]Half Adder

[19]Full Adder

[20]Operand